`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2020/09/16 14:06:47
// Design Name: 
// Module Name: im_tb
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module im_tb(

    );
    
    reg rst = 1;
    reg clk;
    
    reg [31:0] addr = 0;
    wire [31:0] inst;
    
    IM im(
        .en(1'b1),
        .clk(clk),
        .rst(rst),
        .i_addr(addr),
        .o_inst(inst)
    );
    
    initial begin
        clk <= 0;
        forever #20 clk <= ~clk;
    end
    
    initial begin
        #20 addr <= 0;
        forever #40 addr <= addr + 4;
    end
    
endmodule
